Cadence軟件產(chǎn)品介紹

Cadence公司是一家eda軟件公司。成立于1988年。
其主要產(chǎn)品線從上層的系統(tǒng)級設(shè)計(jì)到邏輯綜合到低層的布局布線，
還包括封裝、電路版pcb設(shè)計(jì)等等多個(gè)方向。下面主要介紹其產(chǎn)品線的范圍。
1、板級電路設(shè)計(jì)系統(tǒng)。
包括原理圖輸入、生成、仿真數(shù)字/混合電路仿真，fpga設(shè)計(jì)，pcb編輯和自動(dòng)布局布線mcm電路設(shè)計(jì)、高速pcb版圖的設(shè)計(jì)仿真等等。包括：
A、Concept HDL原理圖設(shè)計(jì)輸入工具，有for NT和for Unix的產(chǎn)品。
B、Check Plus HDL原理圖設(shè)計(jì)規(guī)則檢查工具。（NT & Unix）
C、SPECTRA Quest Engineer PCB版圖布局規(guī)劃工具（NT & Unix）
D、Allegro　Expert專家級PCB版圖編輯工具　（NT & Unix)
E、SPECTRA Expert AutoRouter 專家級pcb自動(dòng)布線工具
F、SigNoise信噪分析工具
G、EMControl 電磁兼容性檢查工具
H、Synplify FPGA / CPLD綜合工具
I、HDL Analyst HDL分析器
J、Advanced Package Designer先進(jìn)的MCM封裝設(shè)計(jì)工具
2、Alta系統(tǒng)級無線設(shè)計(jì)
這一塊的產(chǎn)品主要是應(yīng)用于網(wǎng)絡(luò)方面的，我個(gè)人以為。尤其是它包括有一套的gsm模型，很容易搞cdma等等之類的東西的開發(fā)。
但是我覺得做信號處理和圖象處理也可以用它，因?yàn)樗�里面�?nèi)的spw太牛了，至少是看起來是，spw最牛的地方就是和hds的接口，和matlab的接口。matlab里面的很多模型可以直接調(diào)入spw，然后用hds生成c語言仿真代碼或者是hdl語言仿真代碼。（這我沒有l(wèi)icense，沒有試過，看openbook上說的）。也就是說，要是簡單行事的話，就可以直接用matlab做個(gè)模型，然后就做到版圖了，呵呵。
Alta主要有下面的一些Package:
A、SPW (Cierto Signal Processing Work System)信號處理系統(tǒng)。
可以說，spw包括了matlab的很多功能，連demo都有點(diǎn)象，呵呵。它是面向電子系統(tǒng)的模塊化設(shè)計(jì)、仿真和實(shí)現(xiàn)的環(huán)境。它的通常的應(yīng)用領(lǐng)域包括無線和有線載波通信、多媒體和網(wǎng)絡(luò)設(shè)備。在進(jìn)行算法設(shè)計(jì)、濾波器設(shè)計(jì)、c Code生成、軟/硬件結(jié)構(gòu)聯(lián)合設(shè)計(jì)和硬件綜合的理想環(huán)境。
它里面非常有意思的就是信號計(jì)算器。
B、HDS (Hardware Design System)硬件系統(tǒng)設(shè)計(jì)系統(tǒng)
它現(xiàn)在是SPW的集成組件之一。包括仿真、庫和分析擴(kuò)展部分。可以進(jìn)行spw的定點(diǎn)分析行為級和rtl級的代碼生成。
C、Mutimedia多媒體 （Multimedia Design Kit)
我沒有見識過這部分的東東。在產(chǎn)品發(fā)布會的演示上看起來倒是很有意思。據(jù)說可以很快的生成一個(gè)多媒體的應(yīng)用環(huán)境。
它可以進(jìn)行多媒體應(yīng)用的設(shè)計(jì)，包括電視會議系統(tǒng)、數(shù)字電視等等以及任何種類的圖象處理系統(tǒng)的設(shè)計(jì)。
D、無線技術(shù)Wireless（IS-136 Verification Environment)
無線電技術(shù)標(biāo)準(zhǔn)系統(tǒng)級驗(yàn)證工具，可以在系統(tǒng)級的抽象層上生成、開發(fā)和改進(jìn)遵守IS-54/136 標(biāo)準(zhǔn)的信號處理算法。在完成硬件結(jié)構(gòu)設(shè)計(jì)后，就可以使用hds直接生成可綜合的hdl描述和相應(yīng)的標(biāo)準(zhǔn)檢測程序（testbench）。
E、IS-95無線標(biāo)準(zhǔn)系統(tǒng)級驗(yàn)證
同上。呵呵。
F、BONeS網(wǎng)絡(luò)?議分析和驗(yàn)證的設(shè)計(jì)工具。
這個(gè)東東看起來很有意思。它是一套軟件系統(tǒng)，專門用來做多媒體網(wǎng)絡(luò)結(jié)構(gòu)和?議的設(shè)計(jì)這個(gè)東東看起來很有意思。它是一套軟件系統(tǒng)，專門用來做多媒體網(wǎng)絡(luò)結(jié)構(gòu)和?議的設(shè)計(jì)的�？梢杂脕砜焖俚纳�成和分析結(jié)構(gòu)單元之間的信息流的抽象模型，并建立一個(gè)完整的
無線網(wǎng)絡(luò)的運(yùn)作模型。例如，使用者可以改進(jìn)atm轉(zhuǎn)換器的算法，并建立其基于微處理器包括高速緩存和內(nèi)存和總線、通信處理方法的應(yīng)用模型。
G、VCC 虛擬?同設(shè)計(jì)工具包
它是用來進(jìn)行基于可重用的ip核的系統(tǒng)級設(shè)計(jì)環(huán)境。
在上面的這些東西中，我覺得很重要的還是需要有庫的支持，例如在spw里面就要有對應(yīng)的不同的算法的hdl庫的支持，才能夠得到最后rtl級的實(shí)現(xiàn)。在大學(xué)版中，這些部分的license和部分bin代碼也沒有提供。
3、邏輯設(shè)計(jì)與驗(yàn)證（LDV）設(shè)計(jì)流程
這部分的軟件大家都應(yīng)該是很熟悉的，因?yàn)閜c版的d版好象現(xiàn)在已綺很普及了。^-^
這里簡單介紹一下cadence的ldv流程，雖然感覺大家用synopssy還是居多。
首先是老板產(chǎn)生一個(gè)創(chuàng)意，然后就是設(shè)計(jì)人員（學(xué)生）使用vhdl或者是verilog語言對設(shè)計(jì)來進(jìn)行描述，生成hdl代碼。然后，可以用Verilog-XL, NC-Verilog, LeapfrogVHDL NC-VHDL等工具來進(jìn)行行為級仿真，判斷設(shè)計(jì)的可行性，驗(yàn)證模塊的功能和設(shè)計(jì)的debug。然后是調(diào)試和分析環(huán)境中使用代碼處理箱（verisure/for verilog) (VHDLCover/for VHDL)分析仿真結(jié)果，驗(yàn)證測試級別。然后用Ambit BuildGates進(jìn)行綜合，并使用綜合后的時(shí)延估計(jì)（SDF文件）來進(jìn)行門級仿真，然后再使用verifault進(jìn)行故障仿真。
以上是很簡單的一個(gè)流程，實(shí)際上系統(tǒng)級設(shè)計(jì)后，就應(yīng)該進(jìn)行設(shè)計(jì)仿真的，要是設(shè)計(jì)是一個(gè)大的模塊的話。而且在綜合的時(shí)候，寫綜合限制文件也是很麻煩的，要求很多次的反復(fù)。上面的流程還不包括測試的加入（如掃瞄啦什么的）。上面的流程對于小設(shè)計(jì)是可以的。
LDV包括的模塊有下面的這些東西：
A、verilog-xl仿真器
這個(gè)不用多說了，這是業(yè)界的標(biāo)準(zhǔn)。
B、Leapfrog VHDL仿真器
支持混合語言的仿真，其vhdl語言的仿真是通過編譯后仿真，加快了速度。
C、Affirma NC Verilog仿真器
其主要的特點(diǎn)是適合于大系統(tǒng)的仿真。
D、Affirma NC VHDL仿真器
適用于VHDL語言的仿真。
E、Affirema 形式驗(yàn)證工具--等價(jià)檢驗(yàn)器
F、Verifault-XL 故障仿真器
感覺故障仿真是最費(fèi)時(shí)間的仿真步驟。用來測試芯片的可測性設(shè)計(jì)的。
G、VeriSure代碼覆蓋率檢查工具
H、Envisia Build Gates 綜合工具
Ambit 的BuildGates的特性中，我覺得最好用的應(yīng)該是它的PKS的feature，當(dāng)然，呵呵我沒有它的license。因?yàn)樵趐ks feature中，ambit可以調(diào)用se的pdp等物理布局工具來進(jìn)行時(shí)延估計(jì)。這樣的話，我覺得它的Timing 會比synopsys要好。
在我試過的synopsys的小的設(shè)計(jì)中，大概它的誤差在100%左右，呵呵。綜合后時(shí)間是2.9ns,布局布線和優(yōu)化后的時(shí)間是5ns。
可是ambit的綜合肯定是要比synopsys的差的，因?yàn)樗鼪]有很大的庫的支持，在大的邏輯塊的綜合的時(shí)候我覺得就可以很明顯的感覺出來的。我沒有具體試過，那位大蝦有時(shí)間可以比較一下他們的綜合特性。
4、時(shí)序驅(qū)動(dòng)的深亞微米設(shè)計(jì)
這部分是底層設(shè)計(jì)的軟件。底層設(shè)計(jì)的工作我感覺是細(xì)活，來來回回是需要走很多次重復(fù)的流程的。在以前的設(shè)計(jì)流程中( .6um及其以上 )，一般情況下對于聯(lián)機(jī)延時(shí)是可以不用考慮，或是說它們對設(shè)計(jì)的影響不算很大。在設(shè)計(jì)完成后，做一下pex，然后仿真一下，小設(shè)計(jì)的話，多半是可以通過的。
現(xiàn)在的很多軟件都直接在布局階段就將線路延時(shí)考慮進(jìn)去，這也是現(xiàn)在的深亞微米設(shè)計(jì)的要求。因?yàn)樵谠O(shè)計(jì)中，聯(lián)機(jī)延時(shí)對整體設(shè)計(jì)的影響很大，因此甚至在綜合階段就需要考慮到floorplan的影響。synopsys和ambit和jupiter(Avanti!公司的綜合軟件)等在它們的綜合過程中都加入了這樣的考慮。
candence的軟件中，有SE和design planner兩個(gè)主要的軟件來進(jìn)行時(shí)序驅(qū)動(dòng)的設(shè)計(jì),cadence 的這塊的軟件推出很早，可惜就是更新比較慢，現(xiàn)在象avanti公司的軟件都把布局布線，時(shí)序分析和綜合等等幾乎全套的流程都統(tǒng)一起來的時(shí)候，cadence現(xiàn)在在底層還沒有什么創(chuàng)新的地方，還是幾年前的模樣。
Cadence 的底層軟件有下面這些：
A、邏輯設(shè)計(jì)規(guī)劃器。
這是用于設(shè)計(jì)早期的規(guī)劃工具。其主要用途是延時(shí)預(yù)測、生成供綜合工具使用的線路負(fù)載模型。這個(gè)工具是用來在物理設(shè)計(jì)的早期象邏輯設(shè)計(jì)者提供設(shè)計(jì)的物理信息。
B、物理設(shè)計(jì)規(guī)劃器。
物理設(shè)計(jì)的前期規(guī)劃。對于大型設(shè)計(jì)而言，物理設(shè)計(jì)的前期規(guī)劃非常重要。很多流程中，在前期的物理規(guī)劃(floorplan)結(jié)束后，就需要一次反標(biāo)驗(yàn)證設(shè)計(jì)的時(shí)序。
C、SE (Silicon Ensemble)布局布線器
se是一個(gè)布局布線的平臺，它可以提供多個(gè)布局布線及后期處理軟件的接口。
D、PBO Optimization基于布局的優(yōu)化工具
E、CT-GEN 時(shí)鐘樹生成工具
F、RC參數(shù)提取
HyperRules規(guī)生成，HyperExtract RC提取，RC簡化，和delay計(jì)算
F、Pearl靜態(tài)時(shí)序分析
Pearl 除了界面友好的特點(diǎn)外，還有就是可以和spice仿真器交換數(shù)據(jù)來進(jìn)行關(guān)鍵路徑的仿真。
G、Vampire驗(yàn)證工具
5、全定制ic設(shè)計(jì)工具
這部分偶不熟，先敲上去再說。這部分的工具包括：
A、Virtuos Schematic Composer : IC Design Entry 它是可以進(jìn)行混合輸入的原理圖輸入方式。支持 vhdl/hdl語言的文本輸入。
B、Affirma Analog DEsign Environment
這是一個(gè)很好的混合信號設(shè)計(jì)環(huán)境
C、Virtuos Layout Editor版圖編輯
它支持參數(shù)化單元，應(yīng)該是一個(gè)很好的特性。
D、Affirma Spectra 高級電路仿真器
和hspice一類的仿真器。
E、Virtuoso Layout Synthesizer
直接的layout生成工具，小規(guī)模設(shè)計(jì)環(huán)境
F、Assura 驗(yàn)證 環(huán)境，包括diva
G、dracula驗(yàn)證和參數(shù)提取包
H、ICCragtsman 布局設(shè)計(jì)的環(huán)境。在面向ip的設(shè)計(jì)中比較合適。